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此中存正在的电子或空穴的势垒

[发布时间: 2019-11-25]

  集成电中的晶体管及寄生效应_电子/电_工程科技_专业材料。第2章 集成电中的晶体管及其寄生效应 集成电`中的双极晶体管模子 集成双极晶体管的有源寄生效应 集成双极晶体管的无源寄生效应 集成电中的PNP管 集成二极管 肖特基势垒二极管(SBD) 和肖特基

  第2章 集成电中的晶体管及其寄生效应 集成电`中的双极晶体管模子 集成双极晶体管的有源寄生效应 集成双极晶体管的无源寄生效应 集成电中的PNP管 集成二极管 肖特基势垒二极管(SBD) 和肖特基箝位晶体管 (SCT) 2.7 MOS集成电中的有源寄生效应 2.8 集成电中的MOS晶体管模子 2.1 2.2 2.3 2.4 2.5 2.6 1 2.1 抱负本搜集成双极晶体管的埃伯 斯-莫尔(EM)模子 器件模子: 把器件的物理参数取器件的端特征相联 系,数学描述。 抱负本搜集成双极型晶体管,是指 正在对其进行阐发时,不考虑寄生效应。 EM模子 (Ebers-Moll model) 2 NPN BJT EM模子 1、根基模子 Ebers and Moll,1954,最简单的模子。由两个背靠背的二极管 和两个电流源构成,假设正反向电流彼此,正在大注入时不合用 。 模子参数: IFO,IRO ? F ,? R 四个参数中只要三个 是变量 ? ?V I F ? I Fo ? exp ? BE ?V ? ? th ? ? ?V ? exp ? BC I R ? I Ro ? ?V ? th ? ? ? ? ? 1? ? ? ? ? ? ? ? ? 1? ? ? ? ? I E ? ?R I R ? I F IC ? ?F I F ? I R ? F I FO ? ? R I RO I B ? (1 ? ? F ) I F ? (1 ? ? R ) I R 3 2、改良的EM模子 计入电阻、耗尽电容、并用电流源描述early效应。 4 四层三结晶体管EM模子: 5 四层三结晶体管EM模子: 6 2.2 集成双极晶体管的有源寄生效应 双极晶体管包罗NPN管和PNP管,而集成双极晶体 管是以NPN管为从。 双极型逻辑IC中,普遍利用的有源器件是NPN管, 二极管可操纵分歧的晶体管或零丁的pn结制得,设想 时要考虑:芯片操纵率和寄生效应。 有源寄生效应影响集成电的曲流特征和瞬态特征, 是极其无害的;而无源寄生仅影响电的瞬态特征。 7 集成NPN的布局取寄生效应 集成电中的元件都做正在统一衬底上,因 此,其布局取分手器件有很大的分歧。 现实IC中的晶体管布局,具有系列 效应。但正在近似阐发其曲流特征时,可简化为 一维布局。 为了正在一个基片上制制出多个器件,必需 采用隔离办法,pn结隔离是一种常用的工艺。 正在pn结隔离工艺中,典型NPN集成晶体管 的布局是四层三布局。 8 IE IB I1 I2 I3 I S’ IC 图2.1 NPN晶体管的布局示企图 9 集成NPN管的有源寄生效应 四层三结布局 :指NPN管的高浓度n型扩分发射区N+NPN管的p型扩散基区-n型外延层(NPN管的集电区)nepi ( epitaxial 外延的)-p型衬底四层p-Si ,以及四层之间的 三个pn结如许的工艺布局EB( Emitter—Base )结 、BC ( Base-Collector )结、 CS结( Collector-Substrate )。 寄生PNP管处于放大区的三个前提: (1) EB结正偏(即NPN管的BC 结正偏) (2) BC结反偏(即NPN管的CS 结反偏) (3) 具有必然的电流放大能力(一般 ?pnp=1~3) 此中,前提(2)永久成立,由于pn结隔离就是要求衬底 P+隔离环接到最低电位。前提(3)一般也很容易达到。条 件(1)可否满脚则取决于NPN管的工做形态。 10 NPN督工做于截止区 VBC(npn)0 ? VEB(pnp)0 VBE(npn)0,VCS (npn)0 ? VBC(pnp)0 ? ?寄生PNP管截止 NPN督工做于放大区 VBE(npn)0 VBC(npn)0 ? VEB(pnp)0 VCS (npn)0 ? VBC(pnp)0 ? ?寄生PNP管截止 11 NPN督工做于饱和区 VBE(npn)0 VBC(npn)0 ? VEB(pnp)0 VCS (npn)0 ? VBC(pnp)0 ? ?寄生PNP管处于放大区 NPN督工做于反向工做区 VBE(npn)0 VBC(npn)0 ? VEB(pnp)0 VCS (npn)0 ? VBC(pnp)0 ? ?寄生PNP管处于放大区 12 因为存正在寄生PNP晶体管,因而取分立晶体管有很大 的不同。现实的集成电中,衬底一直结最负电位,以保 证各隔离岛之间的电绝缘,所以寄生PNP不会严沉影响集 成电的一般工做。 模仿IC中,NPN: 截止区和正向工做区→寄生PNP发 射结是反偏的;寄生PNP管截止。 数字IC中,NPN: 饱和或反向工做形态→寄生PNP处 于正向工做区。所以对数字集成电来说,减小寄生PNP 管的影响显得出格主要。 13 有源寄生效应的办法: (1)正在NPN集电区下加设n+埋层。 埋层的感化有两个. 其一,埋层的下反扩散导致添加寄生PNP管的基区宽 度,使非均衡少数载流子正在基区的复合电流添加,降低基 区电流放大系数?pnp?; 其二,埋层的n+上反扩散导致寄生 PNP管基区浓 度增大,基区方块电阻减小,由晶体管道理可知,这将导 致发射效率下降从而使寄生 PNP管电流放大系数降低,还 可降低rcs。 综上所述,各感化的成果使寄生PNP管的电流放大系 数降至0.01以下,则有源寄生改变为无源寄生,仅表现为 势垒电容的性质。 14 有源寄生效应的办法 (2)可采用外延层掺金工艺,引入深能级杂质,降 低少子寿命,从而降低? ???。 掺金工艺是正在NPN管集电区掺金(相当于正在PNP 管基区掺金)。掺金的感化,使PNP管基区中高复合 核心数添加,少数载流子正在基区复合加剧,因为非平 衡少数载流子不成能达到集电区从而使寄生PNP管电 流放大系数大大降低。 (3)还应留意,NPN管基区侧壁到P+隔离环之间也 会构成横向PNP管,必需使NPN管基区外侧和隔离框 连结脚够距离。 15 2.3 集成双极晶体管的无源寄生效应 CCS1 CBE CCS2 CCS2 2-3 由图2-3可归纳出集成NPN管的无源寄生效应包罗: 寄生电阻 res(1~3Ω),rcs (加埋层,磷穿透工艺),rb 寄生电容: CD 扩散电容, CJ 势垒电容(CBE,CBC, CCS), Cpad 焊盘电容。 集成电中的无源寄生将影响集成电的瞬态特征。 16 2.4 集成电中的PNP管 因为模仿集成电中要使用NPN-PNP互补设想以及某些偏 置电极性的要求,需要引入PNP布局的晶体管。横向PNP管广 泛使用于有源负载、电平位移等电中。 集成电中的PNP型晶体管的制做可取通俗的 NPN管同时进行, 不需附加工序。其核心 p型发射区和外围 p型区是取通俗NPN管基区 淡硼扩散同时完成的,而基区即为外延层。 正在横向PNP管中,发射区注入的少子(空穴)正在基区中流动的 标的目的取衬底平行,故称为横向 PNP管。 17 横向PNP管 Lateral PNP transistor 74 为了使集电 极尽可能多 地收集从发 射区侧向注 入的空穴, 将集电极包 围发射极。 18 横向PNP晶体管有两个寄生PNP - 19 横向PNP晶体管的次要特点 ? BVEBO高,次要是因为x 深,? 高之故。 ? 电流放大系数?小,次要缘由: jc epi ? 因为工艺,基区宽度不成能太小; ? 纵向寄生PNP管将分掉部门的发射区注入电流,只要侧壁注入的载流子才对横向PNP管的? 有贡献。 ? 基区平均,无内建加快电场,次要是扩散活动。 ? 概况迁徙率低于体内迁徙率。 ? 基区的概况复合感化。 ? 频次响应差 ? 平均无效基区宽度大,基区渡越时间长。 ? 空穴的扩散系数仅为电子的1/3。 ? 发生大注入时的临界电流小 ? 横向PNP的基区宽度大,外延层Nepi低,空穴扩散系数低。 ? 击穿电压次要取决于CE之间的穿通。提高击穿电压取增大电流增益? 是矛盾的。 20 多集电极横向PNP晶体管 21 大电流增益的复合PNP晶体管 公共的 基极BC 22 衬底PNP管(纵向PNP管) Substrate PNP transistor 以P型衬底做集 电区,集电极从浓 硼隔离槽引出。N型 外延层做基区,用 硼扩散做发射区。 因为其集电极取 衬底相通,正在电 中老是接正在最低电 位处,这使它的使 用场所遭到了, 正在运放中凡是只能 做为输出级或输出 缓冲级利用。 图2.18 纵向PNP管(衬底PNP晶体管) 23 集电极纵向PNP管 24 2.5 集成二极管 正在IC中,集成二极管的布局除零丁的BC结外,通 常由晶体管的分歧毗连体例而形成多种形式,并不添加 IC工序。 集成二极管可采用的几种常见邦畿布局,即基极集 电极短二极管布局、集电极发射极短二极管布局、 基极发射极短二极管布局、集电极悬空二极管布局、 发射极悬空二极管布局和零丁二极管布局。 25 六种集成二极管的特征比力 BC短接二极管,没有寄生PN P效应, 。 26 集成齐纳二极管和次概况齐纳管 IC中,齐纳二极管一般是反向工做BC短接二极管。 次概况齐纳二极管设 法把击穿由概况引入 体内。 扩散法: 正在N+发射区 内加一道P+扩散. 离子注入: P型基区扩 散N+发射区扩散后,增 加一次硼离子注入. 27 2.6 肖特基势垒二极管( SBD Schottky- Barrier- Diode) 和肖特基箝位晶体管( SCT Schottky clamp transistor) 肖特基势垒 Schottky—barrier 金属和半导体接触,和PN结一样, 正在接触处的半导体 概况层内,构成由半导体中的杂质离子构成的空间电荷 层或耗尽层。此中存正在的电子或空穴的势垒,叫做肖特 基势垒。 肖特基势垒和PN结势垒—样,也具有随外加电压改变 28 的势垒电容及整流感化。 SBD正在TTL中起到的嵌位感化 肖特基势垒二极管(SBD)具有可用于改善集成电三 个特点,即正向压降低、开关时间短和反向击穿电压高。 肖特基势垒二极管取可能饱和的晶体管集电结正向并接, 因为SBD正向压降低的特点,是晶体管的饱和深度不克不及太深, 从而无效的提高了电速度。 29 肖特基箝位晶体管 SCT工做道理? 2.6.2 参考教材 SBD和SCT的设想? 2.6.3 参考教材 30 2.7 MOS集成电中的有源寄生效应 1 场区寄生MOSFET 寄生沟道构成示企图 由图,当互连铝线跨过场氧区B、C两个扩散区时,如 果互连铝线电位脚够高,可能使场区概况反型,构成寄生 沟道,使本不该连通的有源区导通,形成工做电流泄露, 使器件电机能变差,甚至失效。 31 场区寄生MOSFET 图2.26 正在硅栅MOS电中,若多晶硅连线设想不妥,或因为光刻 瞄准误差,使多晶硅跨接两个扩散区,而构成以扩散区为源、 漏,以多晶硅为栅的另一种场区寄生MOSFET,图2.26所示。 因为铝线下的场氧化层要比多晶硅下的场氧化层厚(由于正在 多晶硅光刻后还要发展一层氧化层),所以以多晶硅为栅的场区 寄生MOSFET更不克不及轻忽。 32 防止办法 (1)增厚场氧厚度t’OX,使VTF?,但需要增加场氧时间, 对前部工序有影响,并将形成台阶峻峭,晦气于布线)对场区进行同型注入,提高衬底浓 度,使V’TF?。 但留意注入剂量不宜过高,以防止某些寄生电容增大, 和击穿电压的下降。 33 2 寄生双极型晶体管 办法: (1)基区宽度不要太小, 设想法则决定; ( 2 ) P型衬底连结负或零电位. 34 3 寄生PNPN效应 闩锁(Latch-up)效应 寄生PNPN效应又称 闩锁(Latch-up) 效应或寄生可控硅(SCR)效应。 弥补:什么是晶闸管[晶体闸流管] (Thyristor),别号:可控硅整流器 (Silicon Controlled Rectifier—SCR) 35 晶闸管 ? 1956年美国贝尔尝试室(Bell Lab)发了然晶 闸管。 ? 1957年美国通用电气公司(GE)开辟出第一只 晶闸管产物。 ? 1958年贸易化。 ? 半导体器件由弱电范畴扩展到强电范畴。 ? 能承受的电压和电流容量最高,工做靠得住,正在 大容量的场所具有主要地位。 特点:体积小、分量轻、无噪声、寿命长、 容量大(正 向平均电流达千安、正向耐压达数千伏)。 36 晶闸管的外形布局 外形有螺栓型和平板型两种封拆 ? 引出阳极A、阴极K和门极(节制端)G三个连接端 ? 对于螺栓型封拆,凡是螺栓是其阳极,能取散热器紧 密连接且安拆便利 ? 平板型封拆的晶闸管可由两个散热器将其夹正在两头 ? A P1 G A A G a) N1 P2 N2 K b) c) K G K K J1 J2 J3 G A 晶闸管的外形、布局和电气图形符号 a) 外形 b) 布局 c) 电气图形符号 37 SCR 工做道理 SCR 布局 四 层 半 导 体 P1 N1 P2 G(节制极/门极) A(阳极) 三 个 PN 结 N2 K(阴极) 38 工做道理 A G K A P1 N1 A P N N P N G G P P2 N2 符号 K K 示企图 39 A P G N N G ig ? ig ? A T2 T1 i ?g P K P N K 等效为由二个 三极管构成 40 A ? ig ? T2 T1 ig K i ?g 1. UAK 0 、UGK0时 T1导通 构成正反馈 T2 导通 T1 进一步导通 晶闸管敏捷导通 G ig = ib1 ic1 = ?ig = ib2 ic2 =?b2 = ??ig = ib1 i 2. 晶闸管导通后,去掉UGK 依托正反馈,晶闸管仍维持导通形态。 41 3. 晶闸管截止的前提: A ? ig ? T2 T1 ig K i ?g (1) 晶闸管起头工做时 ,UAK加 反向电压,或不加触发信号 (即UGK = 0 )。 (2) 晶闸管正领导通后,令其截止 的方式: ? 加大回电阻,使晶闸管中电 流小于某一值IH时,正反馈效 应不克不及维持。 G IH:最小维持电流 ? 减小UAK,使晶闸管中电流小 于某一值IH。 42 晶闸管的工做道理小结 (1)晶闸管具有单领导电性。 正领导通前提:A、K间加正向电 压,G、K间加触发信号。 (2)晶闸管一旦导通,节制极得到感化。 若使其关断,必需降低 UAK 或加 大回电阻,把阳极电流减小到 维持电流以下。 43 SCR 特征取参数 特征 额定正向 平均电流 反向击穿电压 导通后管压降约1V I IF IG3 IG2 IG1 IG3 IG2 IG1=0A URSM URRM IH 维持电流 U 反向 U -- 阳极、阴极间的电压 正向 UDRM UDSM 正向转机电压 I -- 阳极电流 44 CMOS电中的寄生PNPN效应 Latch-Up(锁定)是CMOS存正在一种寄生电的效应, 它会导致VDD和VSS短,使得晶片损毁,或者至多 系统因电源封闭而停摆。 这种效应是晚期CMOS手艺不克不及被接管的主要原 因之一。 正在制制更新和充实领会电设想技巧之后,这种 效应曾经能够被节制了。 45 CMOS电中的寄生PNPN效应 Latch-Up效应,CMOS反相器,P型阱制制。 寄生电包含了两个BJT(一个纵向npn和一个横向 pnp)和两个电阻(RS是因N型衬底发生,Rw是因P阱发生)。 46 Latch-Up效应 由CMOS四层PNPN布局构成了寄生可控硅布局。 (1)一般环境下,n-衬底取p-阱之间的pn结反偏,仅有极小的反向漏电流,T1、T2截止。 (2)当工做前提发生非常,VDD、VSS之间感生较大的衬底电流,正在RS上发生较大压降。 当T1管(PNP) BE结反偏电压达到BE结阈值电压,T1导通,通过RW接收电流。当RW上压降脚 够大, T2 (NPN) 导通,从而使VDD、VSS之间构成通,并连结低阻。当?npn??pnp1,则发生 电流放大,T1 、T2 形成正反馈,构成闩锁,此时,即便外加电压撤消闩锁仍将继续连结, VDD、VSS间电流不竭添加,最终导致IC。 (3)诱发寄生可控硅触发的三个要素: ?T1、T2管的?值乘积大于1,即?npn??pnp1。 ?T1、T2管EB结均为正向偏置。 ?电源供给的电流?维持电流IH。 (4)诱发闩琐的前提: ?射线霎时映照,强电场,电源电压过冲,跳变电压,温度剧变,电源 电压俄然增大等。 47 防止闩琐的办法 A. 邦畿设想和工艺上的防闩锁办法 ? 削减RS、RW使其远小于Ren、Rep。 ?邦畿中加环,伪集电极布局,内部区域取外围朋分 ? 增加电源、地接触孔的数目,加粗电源线、地线对电源、地接触 孔进行合理结构,减小无害的电位梯度。每5到10个晶体管要有一 个衬底接点(substrate contact)。N型器件要接近Vss,P型器件要接近 VDD 。最容易发生Latch-Up的处所是正在输入、输出焊接区(I/O Pad) 布局中,由于那里会有大量的电流流过。 ? 使T1、T2的???,??npn??pnp? 1,工艺上采纳后背掺金,中子辐射 电子辐照等降低少子寿命 ? 输入输出 ? 采用沉衬底上的外延层,阱下加p+埋层。 ? 制备“逆向阱”布局。 ? 采用深槽隔离手艺。 48 B. 器件外部的办法 ? 电源并接稳压管。 ? 低频时加限流电阻(使电源电流30mA) ? 尽量减小电中的电容值。(一般C0.01?F) 留意事项: ? 输入电压不成跨越VDD?VSS范畴。 ? 输入信号必然要等VDD?VSS电压不变后才能插手;关机应先关信号源, 再关电源。 ? 不消的输入端不克不及悬浮,应按逻辑关系的需要接VDD或VSS 49 闩锁效应为CMOS电所独有,是因为CMOS布局中存正在 pnpn四层布局所构成的寄生可控硅形成的。所以nMOS或pMOS 电中不会呈现闩锁效应。 T1是一个PNP晶体管,T2则是一个NPN晶体管。若是RS取Rw愈大,那么Latch-Up便愈 可能发生。 若是有脚够的电流流入N型衬底而从P型阱中流出,正在RS两头的电压将可能有脚够大 (a) 的偏压使得T1和T2两个晶体管进入线性区而如统一小电阻。因而从电源会流出几多电流就 由RS的值来决定,这个电流可能脚够大而使得电毛病。 为了缓和这种效应,我们能够降低BJT的增益值而且削减Rs取Rw的电阻值。我们能够 加上衬底接点(Substrate Contact),它能够无效削减Rs、Rw电阻值。 50 Latch up Problem Two parasitic NPN & PNP transistors form a positive feedback loop, once activated, will cause short-circuit effect from VDD to GND and lead to self-destruction of the device. Equivalent Circuit PNP NPN Solutions: guard-rings to reduce Rsubstrate and Rwell, increase the space between n-well & NMOS, … 51 2.8 集成电中的MOS晶体管模子 MOS 1模子 MOS的一级模子是 SPICE的MOSFET模子中 最简单的一种。 该模子适于沟长大于 5微米,栅氧化层厚度大 于500埃的MOSFET。计 算速度快但不切确。 52 MOS晶体管的电流-电压方程 对于MOS晶体管的电流-电压特征的典范描述是萨氏方程。 ? I DS ? k N 2?VGS ?VTN ? DS ?VDS V ? ? 2 I DS ? k N ?VGS ? VTN ? ?1 ? ?VDS ? ?I ? DS ? 0 ? ? 2 ? VGS ? VTN ,VDS ?VGS ? VTN ? VGS ? VTN ,VDS ? VGS ? VTN VGS ?VTN 式中的λ是沟道长度调制因子,表征了沟道长度调制的程度, 当不考虑沟道长度调制感化时,λ=10~5?m硅栅P阱CMOS工艺 沟道长度调制因子λ的典型值: ? NMOS ? 0.01?L ? 10?m ?;0.02?L ? 5?m ? ??? ? PMOS ? 0.02?L ? 10?m ?;0.04?L ? 5?m ? 53 此中, N ? k N ? W ? 为NMOS的导电因子, ? ? k ? ? L ? ? kN ? ? n? ox 2t ox 为NMOS的本征导电因子, ? ox ? ? SiO ? ,此中 ?0 2 ?n ,为电子迁徙率,介电 ? SiO 2 ? 0 为线 ; 为二氧化硅相对介电,约等于3.9; t ox 为栅氧化层的厚度;W为沟道宽度;L为沟道 长度;(W/L)称为器件的宽长比,是器件设想的 主要参数。 54 正在非饱和区,漏源电流-漏源电压关系是一个 抛物线时,忽略平方项的影响, 漏源电流—漏源电压呈线性关系。 IDS=kN{2(VGS-VTN)VDS} 对应每一个VGS,抛物线方程的最大值发生正在 临界饱和点VDS=VGS-VTN之处,当漏源电压继续 添加,则器件进入饱和区,这时的漏源电流取漏 源电压关系由沟道长度调制效应决定。 55 MOS 2 模子 MOSFET的二级模子是基于几何图形的阐发模子。 正在MOSFET的二级模子中,考虑了小尺寸器件的一些 二级效应的影响。该模子适于沟长大于2微米,沟道宽度 正在6微米摆布,栅氧化层厚度大于250埃的MOSFET。 考虑的次要的二级效应包罗: (1) 短沟和窄沟效应对阈值电压的影响。 (2) 概况电场对载流子迁徙率的影响。 (3) 载流子的漂移度饱和。 (4) 亚阈值电流(弱反型电流)。 计较速度慢, 精度仍不敷, 输出电阻不持续。 56 MOS 3 模子 MOSFET的模子是一个包罗短沟和窄沟等二 级效应的半经验模子。取MOSFET的二级模子比拟, 计较效率较高,但它的经验模子参数取器件尺寸相关。 该模子适于沟长大于1微米,栅氧化层大于200埃的 MOSFET。此中次要考虑的二级效应有: (1)漏压的概况势垒降低(DIBL)对阈值电压 的影响。 (2)短沟和窄沟效应对阈值电压的影响。 (3)概况电场对载流子迁徙率的影响。 (4)载流子的漂移速度饱和。 模子中的亚阈值区电流取二级模子不异。 计较速度快, 但输出电阻不持续。www.dc6789.com。 57 半导体器件模子 58